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邏輯設計: 善用 Pipe-line 與 Multiple-cycle Path 設計技巧處理長時延的資料路徑 (FPGA HDL Long Delay Data Path)

FPGA HDL: 善用 Pipe-line 與 Multiple-cycle Path 設計技巧處理長時延的資料路徑 (Long Delay Data Path)

Pipe-line 可以說是最常用也是最有效提昇性能的設計技巧, 也應該是每一個邏輯設計工作者必備的設計技巧. 他的基本精神是, “如果沒有辦法在一個時鐘週期內把運算完成, 就把工作分散在多個週期內完成”. 在實作上, 原本的一段資料路徑會變成多段資料路徑. 而因為每一段資料路徑變短, 相當於對於時 […]

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